Разработка под FPGA:
от спецификации до прошивки в железе

Я независимый инженер по цифровой схемотехнике. Пишу RTL на SystemVerilog и VHDL, поднимаю высокоскоростные интерфейсы и закрываю тайминги на Xilinx/AMD, Intel и Lattice. Беру проект целиком или помогаю вашей команде с самым трудным модулем.

Обсудить задачу

Чем могу помочь

RTL

Проектирование логики

Архитектура, конвейеры, конечные автоматы, пересечение тактовых доменов без метастабильных сюрпризов.

I/O

Интерфейсы

PCIe, 10/25G Ethernet, JESD204B/C, DDR4, MIPI CSI-2, SPI/I²C/UART: от IP-ядра до работающего драйвера.

DSP

Обработка сигналов

КИХ/БИХ-фильтры, БПФ, DDC/DUC, фиксированная точка с моделью в Python и побитовым сравнением.

VERIF

Верификация

UVM и cocotb, покрытие, формальная проверка свойств в SymbiYosys, CI с регрессией на каждый коммит.

TIMING

Закрытие таймингов

Разбор отчётов STA, floorplanning, ретайминг. Доводил до частоты проекты, где «уже всё перепробовали».

SoC

Zynq и SoC FPGA

Связка PL и PS: AXI, DMA, драйверы под Linux и bare-metal, загрузка и обновление прошивки в поле.

Как работаю

Сначала короткий созвон и письменное ТЗ с критериями приёмки. Дальше итерации раз в неделю: симуляция, затем проверка на вашей или моей отладочной плате. Код, тестбенчи и скрипты сборки передаю целиком, без «чёрных ящиков».

Vivado · Quartus · Radiant · Verilator · cocotb · UVM · SymbiYosys · Python/NumPy · Git/CI